晶圓良率，專業(yè)術(shù)語(yǔ)，拼音為jīng yuán liáng lǜ，在集成電路制造中，晶圓良率就是完成所有工藝步驟后測(cè)試合格的芯片的數(shù)量與整片晶圓上的有效芯片的比值。

中文名

晶圓良率

別名

Wafer Yield

拼音

jīng yuán liáng lǜ

術(shù)語(yǔ)類別

金屬材料術(shù)語(yǔ)

規(guī)律

晶圓良率越高，同一片晶圓上產(chǎn)出的好芯片數(shù)量就越多

分類

比值

分析方法

工藝監(jiān)控測(cè)試數(shù)據(jù)

所屬領(lǐng)域

工業(yè)領(lǐng)域

相關(guān)

集成電路

簡(jiǎn)介

最終良率主要由每一步工藝的良率的積組成，從晶圓制造，中測(cè)，封裝到成測(cè)，每一步都會(huì)對(duì)良率產(chǎn)生影響，其中晶圓制造因?yàn)楣に噺?fù)雜，工藝步驟多步（300步左右）成為影響良率的主要因素。

由此可見(jiàn)，晶圓良率越高，同一片晶圓上產(chǎn)出的好芯片數(shù)量就越多，如果晶圓價(jià)格是固定的，那好芯片數(shù)量就越多就意味著每片晶圓的產(chǎn)量越高，每顆芯片的成本越低，那么理所當(dāng)然，利潤(rùn)也就越高。

對(duì)于先進(jìn)的集成電路芯片而言，大多數(shù)的工藝步驟都必須非常接近才能保證有高的整體良率。通常在一個(gè)新工藝或新產(chǎn)品剛開(kāi)始之初，整體的良率都不會(huì)很高。但隨著生產(chǎn)的進(jìn)行和導(dǎo)致低良率的因素被發(fā)現(xiàn)和改進(jìn)，則良率就會(huì)不斷地被提升。現(xiàn)產(chǎn)品、新工藝或是工具，每個(gè)幾個(gè)月或甚至幾周就會(huì)被引進(jìn)，因此提升良率就成了半導(dǎo)體公司的一個(gè)永不停息的過(guò)程。

晶圓良率分析

很多半導(dǎo)體公司都有工程師專門從事良率提高的工作，在晶圓廠（foundary）有專門的良率提高（YE）部門的良率工程師負(fù)責(zé)提高晶圓的良率，在無(wú)晶圓公司（Fabless）的運(yùn)營(yíng)部門有產(chǎn)品工程師（PE）要負(fù)責(zé)提高良率。由于領(lǐng)域有所不同，這些工程師所專注的重點(diǎn)也會(huì)有所區(qū)別。晶圓廠內(nèi)的良率工程師對(duì)制造工藝十分精通，主要通過(guò)公司的良率管理系統(tǒng)（YMS）對(duì)工藝相關(guān)的一些數(shù)據(jù)進(jìn)行良率分析，一般有以下幾種方法：

1.產(chǎn)線中缺陷掃描數(shù)據(jù)（Inline Defect Scan）

2.工藝監(jiān)控測(cè)試數(shù)據(jù)（WAT）

3.產(chǎn)線量測(cè)數(shù)據(jù)（Metrology）

4.設(shè)備共同性（Tool Commonality）

5.工藝規(guī)范性（Process Specifications）

6.失效分析（Failure Analysis）

無(wú)晶圓公司的產(chǎn)品工程師則對(duì)自己的產(chǎn)品非常熟悉，掌握一些設(shè)計(jì)數(shù)據(jù)和很多測(cè)試數(shù)據(jù)，所以產(chǎn)品工程師對(duì)良率分析會(huì)從一些幾個(gè)方面開(kāi)展：

1.設(shè)計(jì)數(shù)據(jù)包括版圖和電路圖等（GDS，Schematic，etc）

2.電性測(cè)試數(shù)據(jù)（Wafer Probling，F(xiàn)inal Test data）

3.Schmoo圖

4.比特圖（Bitmap）

5.系統(tǒng)級(jí)測(cè)試（System Level Test）

6.失效分析（Failure Analysis）

晶圓良率模型

對(duì)于集成電路晶圓級(jí)的良率損失，通常會(huì)由以下兩種模式的原因?qū)е隆?/p>

第一類良率損失模式，在芯片的生產(chǎn)過(guò)程中一般由在生產(chǎn)機(jī)器中會(huì)有隨機(jī)掉落的灰塵、顆粒，或空氣中的塵埃引起，雖然這些顆粒塵埃是非常微小的肉眼不可見(jiàn)的，但是和集成電路的尺寸來(lái)說(shuō)確已經(jīng)非常巨大了。因?yàn)闊o(wú)法預(yù)見(jiàn)塵埃會(huì)附著在晶圓的那個(gè)位置，因此有的塵埃掉落在金屬線之間會(huì)有幾率導(dǎo)致短路，有的落在金屬線形成過(guò)程中會(huì)導(dǎo)致開(kāi)路，還有的會(huì)引起電阻、電容等電性參數(shù)的變化，因而會(huì)導(dǎo)致芯片功能失常而導(dǎo)致的良率降低。由這類問(wèn)題導(dǎo)致的良率損失在比較大工藝結(jié)點(diǎn)的制程（線寬較大），或低端工藝（制程簡(jiǎn)單）中所占的良率損失的比例較大。因?yàn)檫@類工藝，一般對(duì)工藝設(shè)計(jì)沒(méi)有很大難度，而且由于線寬較大，對(duì)工藝誤差的容忍性也比較大，因此由工藝設(shè)計(jì)缺陷所導(dǎo)致的良率損失就比較少。

導(dǎo)致第一類良率損失模式的缺陷主要來(lái)自于機(jī)臺(tái)日常維護(hù)不到位，例如清洗設(shè)配時(shí)沒(méi)有清理干凈，更換零部件時(shí)安裝不仔細(xì)等，還有外界環(huán)境影響和人員在生產(chǎn)機(jī)臺(tái)附近的異?；顒?dòng)也有可能導(dǎo)致這類良率損失。

對(duì)于第一類良率損失模式的研究在上世紀(jì)60年代就已經(jīng)開(kāi)始了，有很多國(guó)外和臺(tái)灣的學(xué)者們分別提出了各種良率預(yù)測(cè)模型，早期的研究工作主要集中在尋找良率和線上缺陷的關(guān)系上，并用此預(yù)測(cè)模型來(lái)尋找影響良率的關(guān)鍵工藝步驟和機(jī)臺(tái)。

表1 以缺陷為因子的良率預(yù)測(cè)模型（第一類良率損失）

晶圓良率

第二類良率損失模式，集成電路在設(shè)計(jì)過(guò)程中的缺陷也會(huì)導(dǎo)致良率的降低。由于在整個(gè)芯片制造的流水線上至少有上百道工藝，而且每一道工藝都可能在幾臺(tái)甚至十幾臺(tái)相同的機(jī)臺(tái)上完成，有的機(jī)臺(tái)是同型號(hào)的，有的機(jī)臺(tái)是不同配置的甚至連機(jī)臺(tái)設(shè)計(jì)原理都完全不同。而且每臺(tái)機(jī)臺(tái)由于供電、供水、供氣、真空度、機(jī)臺(tái)設(shè)計(jì)等各種原因會(huì)有自己本身的工藝波動(dòng)，而機(jī)臺(tái)和機(jī)臺(tái)之間由于維護(hù)手法、使用年限、人為操作等原因還存在著機(jī)臺(tái)與機(jī)臺(tái)間的波動(dòng)。這些復(fù)雜的因素共同組成了芯片制造環(huán)境的不確定性。經(jīng)過(guò)不同道工藝的不確定性疊加，最終對(duì)產(chǎn)品的質(zhì)量參數(shù)會(huì)產(chǎn)生一定的影響。

當(dāng)芯片的設(shè)計(jì)技術(shù)要求較低時(shí)，即線寬較大，產(chǎn)品規(guī)格限較寬時(shí)，這種問(wèn)題比較少反應(yīng)出來(lái)，因?yàn)槟菚r(shí)產(chǎn)品對(duì)制成能力的容忍度比較高，及時(shí)機(jī)臺(tái)有些偏差，設(shè)計(jì)的容錯(cuò)性也能完全吸收這些誤差。而隨著芯片設(shè)計(jì)要求的提高，尤其是14nm及以下的先進(jìn)技術(shù)節(jié)點(diǎn)中，工程師發(fā)現(xiàn)機(jī)臺(tái)能力的進(jìn)步往往跟不上技術(shù)的提高，因而制成產(chǎn)品容錯(cuò)性越來(lái)越差，對(duì)工藝能力的要求越來(lái)越高，工藝設(shè)計(jì)的問(wèn)題因而慢慢凸顯出來(lái)，對(duì)良率的影響也越來(lái)越大。第二類良率損失模式也慢慢超過(guò)第一類良率損失模式，成為導(dǎo)致良率損失的元兇，特別是一些新研發(fā)的工藝技術(shù)和新的更小技術(shù)結(jié)點(diǎn)的結(jié)合，更容易導(dǎo)致第二類良率損失。如果說(shuō)第一類良率損失是由于外界的隨機(jī)波動(dòng)導(dǎo)致的，那么第二類良率損失則更多的是由工藝本身固有的能力不足導(dǎo)致的。

表2 以電性測(cè)試參數(shù)為因子的良率測(cè)設(shè)模型（第二類良率損失）。

晶圓良率