自對(duì)準(zhǔn)工藝（自對(duì)準(zhǔn)工藝）

正文

自對(duì)準(zhǔn)技術(shù)

self-alignment technique

微電子技術(shù)中利用元件、器件結(jié)構(gòu)特點(diǎn)實(shí)現(xiàn)光復(fù)印自動(dòng)對(duì)準(zhǔn)的技術(shù)。早期的 MOS集成電路采用的是鋁柵工藝，首先在硅單晶片上熱氧化生長(zhǎng)一層二氧化硅膜，經(jīng)第一次光刻，在二氧化硅膜上刻蝕出源和漏擴(kuò)散窗口，用擴(kuò)散法形成源和漏擴(kuò)散區(qū) (圖1aMOS集成電路鋁柵工藝)，接著在硅片上形成新的二氧化硅層；再經(jīng)過第二次光刻，刻蝕出柵區(qū)，生長(zhǎng)柵氧化層；然后，經(jīng)光刻刻出引線孔，完成蒸鋁和刻鋁等后工序；最后形成MOS晶體管。因?yàn)闁艆^(qū)必須在源和漏擴(kuò)散區(qū)正中間，并需要稍覆蓋源區(qū)和漏區(qū)，第二次光刻以及形成鋁柵電極的那步光刻，都必須和第一次光刻的位置精確對(duì)準(zhǔn)(圖1bMOS集成電路鋁柵工藝)。否則，柵區(qū)與源區(qū)或漏區(qū)就可能銜接不上，使溝道斷開（圖1cMOS集成電路鋁柵工藝），致使MOS晶體管無法工作。因此，設(shè)計(jì)這類晶體管時(shí)往往讓柵區(qū)寬度（柵氧化膜及其上的鋁柵電極兩者）比源和漏擴(kuò)散區(qū)的間距要大一些，光刻時(shí)使柵區(qū)的兩端分別落在源和漏擴(kuò)散區(qū)上并有一定余量，由此便產(chǎn)生了較大的柵對(duì)源、漏的覆蓋電容，使電路的開關(guān)速度降低。

隨硅柵工藝的發(fā)展，已實(shí)現(xiàn)柵與源和漏的自對(duì)準(zhǔn)。這種工藝是先在生長(zhǎng)有柵氧化膜的硅單晶片上淀積一層多晶硅，然后在多晶硅上刻蝕出兩個(gè)擴(kuò)散窗口，雜質(zhì)經(jīng)窗口熱擴(kuò)散到硅單晶片內(nèi)，形成源和漏擴(kuò)散區(qū)（圖2MOS硅柵工藝自對(duì)準(zhǔn)示意圖），同時(shí)形成導(dǎo)電的多晶硅柵電極，其位置自動(dòng)與源和漏的位置對(duì)準(zhǔn)。按照這種自對(duì)準(zhǔn)工藝，柵與源和漏的覆蓋由雜質(zhì)側(cè)向擴(kuò)散完成，比鋁柵工藝的覆蓋電容要小很多。采用離子注入摻雜工藝的雜質(zhì)側(cè)向擴(kuò)散更小，用它代替硅柵工藝中的熱擴(kuò)散工藝，能進(jìn)一步減小柵對(duì)源和漏的覆蓋電容。此外，在鋁柵工藝中，即使鋁柵電極比溝道短，也可增加一步離子注入工藝填充柵區(qū)旁的未銜接部分，實(shí)現(xiàn)自對(duì)準(zhǔn)（圖3MOS鋁柵工藝實(shí)現(xiàn)自對(duì)準(zhǔn)的示意圖）,借以減小寄生電容,可提高M(jìn)OS集成電路的開關(guān)速度和工作頻率，同時(shí)也減小器件尺寸而提高電路的集成度。

在雙極型晶體管及其集成電路的制造中，也多采用自對(duì)準(zhǔn)工藝。例如，用微米級(jí)線寬的多晶硅發(fā)射極作掩模，再擴(kuò)散雜質(zhì)形成濃基區(qū)，以實(shí)現(xiàn)發(fā)射極與基區(qū)的自對(duì)準(zhǔn)。又如超自對(duì)準(zhǔn)工藝的主要工序是用通常方法完成基區(qū)摻雜后，在硅片上淀積一層未摻雜多晶硅，氧化掉不必要的部分。在整個(gè)芯片上淀積氮化硅膜層和二氧化硅膜層。除發(fā)射區(qū)和集電極接觸孔外，其他部位的二氧化硅膜全腐蝕掉。以二氧化硅膜作掩模，把硼注入到未摻雜多晶硅內(nèi)，然后腐蝕掉氮化硅（稍微過腐蝕一點(diǎn)）。再采用選擇腐蝕法把未摻雜多晶硅腐蝕去，暴露的基區(qū)寬度小于1微米。采用熱氧化，同時(shí)形成P□區(qū)。去掉氮化硅，不用掩模進(jìn)行硼注入，自對(duì)準(zhǔn)形成P□基區(qū)。再在多晶硅發(fā)射極中摻入砷，擴(kuò)散形成發(fā)射區(qū)。其他后續(xù)工序與通常的雙極型集成電路工藝相同。用這種方法制成的雙極型晶體管，實(shí)現(xiàn)了多晶硅發(fā)射極與P+基區(qū)的自對(duì)準(zhǔn)，有較小的基區(qū)電阻和較小的發(fā)射極－基極結(jié)電容，多晶硅發(fā)射極和多晶硅基極間距小于1微米，提高了雙極型集成電路的速度，也提高了電路的集成度。用這種技術(shù)已制成存取時(shí)間為2.7納秒發(fā)射極耦合邏輯電路的1千位隨機(jī)存儲(chǔ)器。